鉅大LARGE | 點擊量：443次 | 2023年10月07日
基于電荷泵鎖相環技術的電路鎖定測試的基本原理和設計實現
在各種鎖相環結構中，電荷泵鎖相環因其穩定性高，捕獲范圍大，便于集成等特點而別廣泛使用于無線通信、頻率綜合器和時鐘恢復電路中。隨著芯片設計集成化和電路設計的簡潔化，鎖相環芯片通常都集成了環路鎖定測試電路。
電荷泵鎖相環的鎖定測試電路設計，包括模擬鎖定測試和數字鎖定測試兩種辦法。其中，模擬測試電路采用經鑒頻鑒相器pFD輸出的相位誤差，出現脈沖信號對外部電容進行充電和放電，要較長的時間以達到穩定的電平輸出，以指示當前鎖相環狀態是鎖定或失鎖，在電路設計方面不夠靈活并缺乏精確判斷鎖相環的鎖定狀態，限制了其使用范圍。數字鎖定測試辦法具有準確性高、可編程性且電路設計易于實現等優勢而被廣泛使用。目前，電荷泵鎖相環的數字鎖定指示電路設計中，通常采用在鑒頻鑒相器pFD電路中測試經過分頻后的參考時鐘輸入和同樣經分頻后的本振反饋信號的相位誤差來實現，當相位誤差超過某個鎖定測試窗口時，鎖相環電路就上報失鎖指示信號。本文解析了電荷泵鎖相環電路鎖定測試的基本原理，通過分解影響鎖相環數字鎖定電路的關鍵因子，推導出相位誤差的計算公式。并以CDCE72010為例子，通過試驗驗證了不合理的電路設計或外圍電路參數是要怎么樣影響電荷泵鎖相環芯片數字鎖定指示的準確性。
2、電荷泵鎖相環電路的數字鎖定測試原理
相位誤差是數字鎖定測試原理的最關鍵參數，下面分解了電荷泵鎖相環電路中相位誤差的來源，以及數字鎖定測試電路是要怎么樣基于相位誤差實現的。
2.1pFD、電荷泵電流和相位誤差
符合Exic IIB T4 Gc防爆標準
充電溫度：0~45℃
-放電溫度：-40~+55℃
-40℃最大放電倍率：1C
-40℃ 0.5放電容量保持率≥70%
典型的電荷泵鎖相環電路（如TI的CDCE72010）的pFD工作原理如圖1所示。當送達pFD的參考
時鐘輸入超前本振時鐘輸入時，pFD1就輸入一個高脈沖寬度的信號；反之，則在pFD2輸出一個高脈沖電平寬度，通過pFD1和pFD2的脈沖信號以控制電荷泵電流的灌入和流出，經后級低通濾波器后，出現不同的壓控電壓以控制外部振蕩器的輸出，達到負反饋的穩定。通常pFD電路是通過比較參考時鐘和本振時鐘上升沿之間的時延，該時延稱之為相位誤差。在電路處于鎖定狀態時，該相位誤差也就是鎖相環的穩態相差參數。
2.2數字鎖定測試原理
數字鎖定測試的基本原理就是比較相位誤差和預先設定的鎖定測試窗口TLock_Window，一旦相位誤差在繼續N個周期里均落在預先設定的測試窗口以內，數字測試電路就指示該鎖相環處于鎖定狀態；而在鎖定狀態下，一旦相位誤差超出所設定的測試窗口，數字測試電路就指示該鎖相環處于失鎖狀態。
圖3是CDCE72010器件數字鎖定測試電路示意圖，當CDCE72010處于鎖定狀態時，鎖定指示信號pLL_LOCKOutput輸出為高電平。其中，N的取值可以是1、16、64或256，鎖定測試窗口可選范圍很寬，從1.5ns到28.6ns（常溫條件下），可以滿足絕大多數使用場合的需求。
3、數字鎖定電路設計
由于數字鎖定測試電路是通過分解鎖相環的相位誤差是不是落在預設的鎖定測試窗口范圍進行鎖定指示判斷，而鎖相環的使用場景復雜，實際使用中的電路設計差異性較大，相位誤差參數受鎖相環電路設計的影響較大，不恰當的電路設計和外圍器件選型可能出現較大的相位誤差并超出鎖相環芯片的最大鎖定測試窗口。因此，要依據特定鎖相環配置和外圍電路選擇適宜的測試窗口，或者依據測試窗口要求設計適宜的鎖相環環路參數和外圍電路。本節分解了影響鎖相環鎖按時相位誤差的關鍵參數，重點探討了要怎么樣可靠地設計數字鎖定指示電路。
3.1電荷泵鎖相環電路鎖定狀態下的相位誤差分解
圖4是基于CDCE72010的電荷泵鎖相環電路漏電流模型，包括了無源濾波電路和本地壓控振蕩器VCO或VCXO。理想情況下鎖相環電路的相位誤差應為0，但由于元器件的非理想特性，存在以下幾種漏電流：電荷泵漏電流I1、濾波電路的電容C1、C2和C3引入的漏電流I2和本地壓控振蕩器引入的漏電流I3，這些漏電流（I1+I2+I3）均將影響環路鎖定狀態下的相位誤差。
當鎖相環處于鎖定狀態時，設相位誤差為Δt，電荷泵輸出脈沖寬度為Δt幅度為Icp的電流，則在一個鑒相周期T內在后級低通濾波電容上積累的電荷量為Q1=Δt?Icp。同時，在一個鑒相周期內，鎖相環電路的漏電流泄漏的電荷為Q2=T?（I1+I2+I3）。鎖定狀態下的壓控電壓保持穩定，則經電荷泵補充的電荷Q1應等于漏電流泄漏掉的電荷Q2，即：
其中，為鎖相環電路的鑒相頻率。
圖4CDCE72010電路中影響相位誤差的漏電流模型
在圖4所示的漏電流模型中，I1是鎖相環芯片引入了，CDCE72010的電荷泵漏電流指標是小于100nA，目前一般陶瓷電容的漏電流I2也遠小于100nA，而壓控振蕩器的漏電流I3則可以等效為流過壓控輸入端輸入阻抗的電流，不同規格的振蕩器，該指標差異較大，通常是達到uA級別。因此，壓控振蕩器的等效輸入阻抗參數是影響鎖相環鎖定下相位誤差的關鍵來源。
在采用CDCE72010的鎖相環電路中，通常采用電源電壓為3.3V的壓控振蕩器VCO/VCXO，其鎖按時的壓控電壓Vctrl一般穩定在1.65V附近。依據式（1），若忽略I1和I2漏電流，則在鎖定狀態下由VCO/VCXO輸入阻抗引入的相位誤差為：
依據式子（2）可以看出，為了減小鎖按時的相位誤差，可以盡可能地提高鎖相環的鑒相頻率fpFD、電荷泵電流Icp、以及壓控振蕩器的輸入阻抗Ri。
3.2數字鎖定測試電路設計和試驗探測
在數字鎖定測試電路設計中，非得嚴格確保鎖按時的相位誤差Δt小于鎖定測試窗口TLock_Window，
否則數字鎖定指示信號就將出現誤判現象。依據前面分解得知，在CDCE72010鎖相環電路中，外部VCXO的輸入阻抗是數字鎖定電路設計的一個關鍵參數，依據式（2），可以得到壓控振蕩器輸入阻抗的指標要求：
假設在使用中CDCE72010中鑒相頻率為1MHz，電荷泵電流為1，預設的鎖定測試窗口為5.8ns，本地VCXO的壓控電壓為1.65V，則可以得到VCXO的輸入阻抗要求：
在鎖相環電路設計中，鑒相頻率和電荷泵電流與環路直流增益成正比，跟鎖相環的環路帶寬和相位裕量密切相關，為了得到較小的環路帶寬，通常要降低鑒相頻率或電荷泵電流。進一步分解式（2），相位誤差跟鑒相頻率和電荷泵電流成反比，因此在低環路帶寬電路的設計中，非得特別留意壓控振蕩器的輸入阻抗（或漏電流指標）和鎖定測試窗口的設計，嚴格滿足式（3）的設計要求。
可以通過試驗來檢查式（3）的正確性。在CDCE72010的評估板上，改變VCXO壓控端的等效輸入阻抗，通過觀察CDCE72010鎖定指示輸出管腳或鎖定指示寄存器的鎖定狀態，分解該鎖定測試電路是不是可靠地工作，詳盡試驗設置如下：
參考時鐘為25MHz，VCXO頻率為125MHz，鑒相頻率為1MHz，pFD的測試窗口為5.8ns，控制電壓為1.65V，試驗結果如表1所示，其中Ri_min為計算出的VCXO輸入阻抗的最小值，√表示鎖相環指示鎖定，×表示鎖相環數字鎖定指示為失鎖狀態。其中，在試驗過程中，由示波器監控CDCE72010的參考時鐘和本振時鐘一直處于鎖定狀態。
表1不同VCXO輸入阻抗值對CDCE72010數字鎖定指示的影響
從表1中可以看出VCXO的輸入阻抗對鎖相環的數字鎖定有很大的影響，例如當電荷泵電流為1.2mA時，依據式（3）可以得到VCXO的最小輸入阻抗為237Kohms，那么有關低于這個值的輸入阻抗，數字鎖相指示無法正確指示鎖定，試驗探測的結果與理論分解是吻合的。
4、總結
本文在電荷泵鎖相環數字鎖定測試工作原理的基礎上，分解了影響鎖按時相位誤差的環路參數和外圍元器件的關鍵參數，包括電荷泵電流、鑒相頻率和漏電流等。同時依據對整個環路漏電流路徑的分解，重點分解了外部壓控振蕩器的等效輸入阻抗對鎖相環鎖定指示準確性的影響。
以CDCE72010數字鎖定設計為例，為了提高數字鎖定測試電路鎖定狀態指示的準確性，在低環路帶寬的鎖相環電路設計中，非得選擇恰當的外部壓控振蕩器的輸入阻抗參數指標。
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